CPU-to-PCI Bridge Retry
- когда установлено значение "Enabled", контроллер мостовой схемы сможет, взяв на себя инициативу, повторить инициированные процессором циклы записи в PCI-шину. Но должны быть соблюдены определенные условия. При включенном значении опции функции "Passive Release" и "Delayed Transaction" должны быть также включены. При этом речь идет о т.н. "nonLOCK#" PCI-циклах. Что это такое?
LOCK# (Bus Lock) - это сигнал монополизации управления шиной. При активном состоянии сигнала во время транзакции блокируется доступ к шине других абонентов. Этот сигнал используется для захвата шины задатчиком, что является одним из процедурных моментов режима "bus-master". Этот сигнал является выходным для процессоров, активно используется на PCI-шине для установки, обслуживания и освобождения требуемого ресурса.
Теперь понятно, что "nonLOCK#" PCI-циклы не связаны с захватом шины PCI-устройством, тем более, что под упомянутым "контроллером мостовой схемы" подразумевается контроллер "южного" моста, а значит получателями информации могут быть и периферийные устройства. В данном случае задатчиком является центральный процессор. Поэтому возможна ситуация, когда некоторое устройство на PCI-шине или "южнее" не получило "своей" информации, и она "залежалась", например, в упоминавшемся выше буфере "отложенной" записи.
Опция может называться "Host-to-PCI Bridge Retry", а для опции "CPU-to-PCI Bridge Retry" значениями могут быть также "No Retry" и "Retry First". Последние параметры несколько подтверждают то, что чипсет без инициативы "свыше" сам может выступить инициатором пересылки задержанных ранее данных в PCI-шину.
